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面临技术与成本挑战 FinFET制程进度不如预期

信息来源 : 网络 | 发布时间 : 2015-05-14 10:06 | 浏览次数 : 1259

全球晶圆代工市场逐渐转移至16/14纳米制程的鳍式场效电晶体(FinFET)技术,最初由芯片大厂英特尔(Intel)带动,而后三星电子(Samsung Electronics)与台积电加入战局,GlobalFoundries也将很快涉足此新兴市场。不过由于技术、成本等因素,导致各大厂比预期还要晚推出FinFET量产计划。

据市调机构Gartner报告,各大晶圆厂原订2014年第3季量产16/14纳米制程FinFET芯片,目前各大厂进程比当初原订计划延后至少2~4季,分析师认为主要肇因于技术和成本的挑战。

Semiconductor Engineering网站指出,各大晶圆厂导入FinFET技术后,面临预期之外的技术掌握困难,包括新的多重曝光(multiple patterning)流程、芯片良率(yield)以及后端制程衔接等调整。

英特尔为提升芯片良率,比原订计划晚几个月开始导入14纳米制程FinFET芯片,至2014年底才生产,导致下游厂商Altera也将其14纳米FPGA生产日期从2014年延至2015年底。而其他晶圆代工厂与下游厂商,在FinFET相关产品线亦有类似延后生产情形。

传统平面型(planar)芯片一旦缩小到20纳米以下,会产生短通道效应(short channel effect),电晶体会不当关闭,也让电子装置耗用更多待机电能。采FinFET技术的立体结构芯片,则能缩小芯片尺寸、改善漏电流问题并提升效能,因此芯片业者若想进到16/14纳米或者更小的芯片市场,势必要转战FinFET芯片。

然而,半导体业者在转型FinFET之路上,面临设计、生产、以及成本三方挑战。台积电共同执行长刘德音指出,新型芯片使得电路设计和系统软体愈趋复杂,以前只需要1年前开始准备,现在则需更多时间与资源,大幅提高成本。

此外,工程师需要依据16/14纳米制程的双重曝光(double patterning)技术,重新设计作业流程,16/14纳米制程也更需要考量光罩(mask)层次的标色分解与布局。产制流程也将面临很大技术挑战,像是晶圆蚀刻、测量、缺陷检测等设备都需投注大笔资金进行升级。

GlobalFoundries设计研究部门董事Richard Trihy表示,双重曝光影响到整个设计制程,像是寄生电容抽取与变动(parasitic extraction and variation)与设计规则检查(DRC)工具等等,各大晶圆厂也正引进电子设计自动化(Electronic Design Automation;EDA)工具,降低FinFET对工程师的转型冲击。

而资本是生产FinFET芯片最大的挑战,根据Gartner资料,传统28纳米平面型电晶体设计价位约3,000万美元,中阶14纳米单芯片(SoC)设计定价则在8,000万美元左右,成本相差近3倍。

若加上程式开发与光罩成本还要加上60%成本价,高阶SoC更是中阶SoC的双倍价格。也因为造价昂贵,许多只付得起28纳米芯片的厂商,暂时将不转战FinFET市场。

FinFET的人力开发与时间成本更是高昂,50人工程师团队设计一组14纳米中阶SoC,得耗时4年方能完成,还要再耗费9~12个月进行原型(prototype)产制、测试与认证后才能量产,而这都是未失败的前提下。

尽管英特尔在FinFET市场领先2~3年起步,但其14纳米芯片制程延后,也给了竞争对手急起直追的机会。台积电于2014年对外揭露, 2015年度将暂以20纳米制程为主,2016年再聚焦FinFET。

三星则直接放弃20纳米制程,决定于2015年全心迎战FinFET市场,于2015年2月推出搭载8核心、64位元ARM处理器的Exynos 7420,也宣布14纳米制程进入量产。据投资机构Pacific Crest Securities消息,下一代iPhone的处理器订单也将交由三星生产。

Pacific Crest Securities表示,目前三星14纳米制程每月晶圆投片量(wafer starts per month;WSPM)约1.1万,占其12吋(300mm)晶圆厂产能10%,而三星也将移转部分28纳米制程产能至14纳米制程,将14纳米制程WSPM提升至4.6万。

GlobalFoundries也技转自三星14纳米制程技术,其位于纽约的晶圆厂具3万WSPM产能,将于2015年稍晚进入FinFET生产流程。

台积电则预计2015年中开始量产16纳米FinFETFET,且计划于2016年底达到10万WSPM产能。FinFET技术导入计划一延再延,终于在2015年逐渐上轨,全球半导体大厂正摩拳擦掌,准备抢食这块晶圆大饼。


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